Verilog 使用generate for-loop实例化100个1位全加器实现100位加法器

问题描述

Create a 100-bit binary ripple-carry adder by instantiating 100 full adders. The adder adds two 100-bit numbers and a carry-in to produce a 100-bit sum and carry out. To encourage you to actually instantiate full adders, also output the carry-out from each full adder in the ripple-carry adder. cout[99] is the final carry-out from the last full adder, and is the carry-out you usually see.
通过实例化 100 个一位全加器来创建一个 100 位二进制rippe-carry加法器，这个加法器将两个 100 位二进制数和一个进位数据cin相加，生成 100 位的总和与加和的进位输出cout。为了鼓励您实际实例化全加器，还要在该加法器中输出每个全加器的进位输出cout。cout[99]是最后一个全加器的进位输出，也是您通常看到的cout。
题目链接：Adder100i.

设计思路

参考链接: 全加器.
一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci

应用数字电路真值表/绘制卡诺图的知识可以得到一位全加器的表达式如下：
一位全加器的表达式如下：
Si=Ai⊕Bi⊕Ci-1

使用verilog设计1位全加器，模块包括3个输入：a,b,cin，包括2个输出：sum,cout。

// A 1-bit full adder
module full_adder(
    input a,
    input b,
    input cin,
    output cout,
    output sum
);
    assign sum = a ^ b ^ cin;
    assign cout = cin&(a^b) | (a&b);  
    
endmodule

module top_module( 
    input [99:0] a, b,
    input cin,
    output [99:0] cout,
    output [99:0] sum );

    genvar i;
    generate 
        full_adder(.a(a[0]), .b(b[0]), .cin(cin), .sum(sum[0]), .cout(cout[0]));
        for (i=1; i<100; i++)
        begin:full_adder_inst
            full_adder(.a(a[i]), .b(b[i]), .cin(cout[i-1]), .sum(sum[i]), .cout(cout[i]));
        end
    endgenerate
    
endmodule

说明：
在generate生成语句中，首先例化一次1位全加器，主要考虑到的是末尾位的加法的进位输入cin来自top模块的cin，所以没有写进for循环中。

Reference

[1] Verilog中关于for与generate for用法和区别的一点愚见.
[2] Verilog 中如何无误使用 generate for？.